Beregner Moving Average. This VI beregner og viser det bevegelige gjennomsnittet ved hjelp av et forhåndsvalgt nummer. First initierer VI to skiftregister. Toppskiftregisteret initialiseres med ett element, og legger kontinuerlig den forrige verdien med den nye verdien. Dette skiftregisteret holder summen av de siste x-målene Etter å dele resultatene av add-funksjonen med den forutbestemte verdien, beregner VI den bevegelige gjennomsnittsverdien. Bunnskiftregisteret inneholder en matrise med dimensjonen Gjennomsnitt Dette skiftregisteret beholder alle verdier av verdien. Utskiftningsfunksjonen erstatter den nye verdien etter hver sløyfe. Denne VI er veldig effektiv og rask fordi den bruker erstatningselementfunksjonen i løpet av løpet, og den initialiserer arrayet før den går inn i sløyfen. Denne VI ble opprettet i LabVIEW 6 1.Bookmark Share. LabVIEW Digital Filter Design Toolkit 8 2 1 Readme. LabVIEW Digital Filter Design Toolkit 8 2 1 adresser installasjonsproblemer med Windows Vista x6 4-utgave, 64-bitersversjonen, som er til stede i Digital Filter Design Toolkit 8 2 Hvis du har installert Digital Filter Design Toolkit 8 2, må du først avinstallere den versjonen før du installerer Digital Filter Design Toolkit 8 2 1.This fil inneholder informasjon for å introdusere deg til Digital Filter Design Toolkit Denne filen gir deg også hjelpressurser du kan bruke mens du arbeider med verktøykassen Filen inneholder følgende opplysninger du trenger å forstå. Digital Filter Design Toolkit gir en samling av digitale filter designverktøy for å komplettere LabVIEW Full eller Professional Development System Digital Filter Design Toolkit hjelper deg med å designe digitale filtre uten at du trenger avansert kunnskap om digital signalbehandling eller digital filtreringsteknikker. Med Digital Filter Design Toolkit kan du designe, analysere, og simulere flytende punkt og fikserte digitale filtre. Utenfor kunnskap om programmering i LabVIE W, kan du bruke Digital Filter Design Express VI til å interagere grafisk med filterspesifikasjoner for å designe passende digitale filtre. Digital Filter Design Toolkit gir VI som du kan bruke til å designe en digital, finitiv impulsrespons FIR eller uendelig impulsrespons IIR-filter, analysere egenskapene til det digitale filteret, endre implementeringsstrukturen til det digitale filteret og behandle data med det digitale filteret I tillegg til flytende punktstøtte, gir Digital Filter Design Toolkit et sett med VI som du kan bruke til å opprette en fast digitalt filtermodell, analyser egenskapene til det faste punkts digitale filteret, simuler ytelsen til det faste punkts digitale filteret, og generer fast punkt C-kode, heltall LabVIEW-kode eller LabVIEW-feltprogrammerbar gate-array FPGA-kode for et bestemt fastpunktsmål. Digital Filter Design Toolkit gir VI for multirate digital filter design Du kan bruke VI til å designe og analysere en fl oating-point enkelt-trinns eller flerlags multirate filter Du kan deretter bruke det utformede multirate-filteret til å behandle data. Den digitale filterdesignverktøyet gir også et sett med VI som du kan bruke til å lage, analysere og simulere et fastpunkts multiratfilter Du kan generere LabVIEW FPGA-kode fra det designede fastpunkts multirate-filteret for et NI-rekonfigurabelt IO RIO-mål. I tillegg til grafiske verktøy for digital filterdesign, tilbyr Digital Filter Design Toolkit også MathScript-funksjoner som LabVIEW MathScript støtter. Disse MathScript-funksjonene gjør det mulig å design filtre i et tekstbasert miljø. For å bruke Digital Filter Design Toolkit må du ha National Instruments LabVIEW 8 2 eller nyere, Full eller Professional Development System, installert på vertsmaskinen. Merk Hvis du vil bruke Digital Filter Design Verktøysett for å generere LabVIEW FPGA-kode fra et fastpunktsfilter, må du installere National Instruments LabVIEW FPGA-modulen og NI-RIO-programvaren ed med LabVIEW Kontroller at du installerer FPGA-modulen og NI-RIO-programvaren før du installerer Digital Filter Design Toolkit Hvis du allerede har Digital Filter Design Toolkit installert, avinstallerer du Digital Filter Design Toolkit før du installerer FPGA-modulen og NI-RIO softwareplete Følg trinnene nedenfor for å installere Digital Filter Design Toolkit. Før installasjonen, kontroller at datamaskinen din oppfyller de følgende betingelsene. En kompatibel versjon av LabVIEW er installert. Ingen tidligere versjoner av Digital Filter Design Toolkit, inkludert beta-utgivelser, installeres. LabView kjører ikke. Merk Hvis du vil bruke Digital Filter Design Toolkit til å generere LabVIEW FPGA-kode fra et fastpunktsfilter, må du kontrollere at du har FPGA-modulen og NI-RIO-programvaren installert. Sett inn LabVIEW Digital Filter Design Toolkit-CDen. Kjør programmet. Følg instruksjonene som vises på skjermen. Digital Filter Design Toolkit 8 2 1 inneholder feilrettinger, men gir ingen ny featu res Den Digital Filter Design Toolkit 8 2 inneholder følgende nye funksjoner. Digital Filter Design MathScript Functions. Use Digital Filter Design MathScript funksjoner for å designe digitale filtre med LabVIEW MathScript i et tekstbasert miljø. Improved Fixed Point Filter Design Tools. The Digital Filter Design Toolkit 8 2 forbedrer brukervennligheten av Fixed Point Tools VIs Disse VIs kan hjelpe deg med å designe et fastpunktsfilter med bare noen få nødvendige innganger. Du kan også bruke disse VIs til å finjustere filterdesignet. Digital Filter Design Toolkit 8 2 kategoriserer filterkoeffisienter i to grupper filterkoeffisienter ak og filterkoeffisienter bv Disse to gruppene av filterkoeffisienter bruker forskjellige verdier. Denne endringen gjør at du kan kvantifisere filterkoeffisientene effektivt ved å bruke et begrenset antall bits. Enhanced Fixed Point Filter Code Generation . Digital Filter Design Toolkit 8 2 forbedrer fastpunktsfilterkoding og genererer flere fastpunktsfiltermodus els, for eksempel de med 32-biters koeffisienter Du kan spesifisere en fastpunktsfiltermodell for å utføre I32xI16- eller I32xI32-multiplikasjoner, i tillegg til I16xI16-multiplikasjoner Du kan også generere en filterblokk som kan behandle flerkanalsignaler. Digital Filter Design Toolkit organiserer generert LabVIEW-kode i LabVIEW-prosjektfiler, slik at du kan integrere filteret i et annet prosjekt. For LabVIEW FPGA-kodegenerering forbedrer Digital Filter Design Toolkit 8 2 mekanismen for lagring av filterkoeffisienter og interne tilstander for digitale filtre. Den nye mekanismen lagrer det interne tilstander av et filter i minnet elementene i den genererte LabVIEW FPGA-koden For FIR-filtre, lagrer denne mekanismen FIR-filterkoeffisientene i oppslagstabeller Når du behandler flerkanalsignaler, kan LabVIEW FPGA-koden dele filterkoeffisientene og filtreringsstyringslogiske ressurser blant de flere kanalene. Rational Resampling Multirate Filter Support. The Digital Filter Design Tool kit 8 2 gir støtte til design, analyse og implementering av rasjonelle resampling multirate filtre, i tillegg til dekimasjons - og interpolasjonsfiltre. Rasjonal resampling er nyttig for å knytte seg til digitale signalbehandling DSP-systemer som opererer med forskjellige priser. For eksempel kan du bruke rasjonelle resampling for å konvertere et 48 kHz signal fra et profesjonelt lydsystem til et 44 1 kHz signal for en lyd-CD. Multirate Filter Design Express VI. Bruk Multirate FIR Design, Multistage Multirate Filter Design og Multirate CIC Design Express VI til å designe multirate FIR filtre, flerlags multirate filtre og multirate-kaskade integrator kam CIC filtre interaktivt. Fixed-Point Multirate Filter Design Support. Use Multirate Fixed Point Tools VIs for å kvantisere, modell og simulere fastpunkt multirate filtre. Fixed-Point Multirate Filter FPGA Kode Generation Support. Use DFD FXP MRate Code Generator og DFD FXP NStage MRate Code Generator VI for å generere LabV IEW FPGA-kode fra fastpunkts multirate-filtre Du kan generere kode for både enkanals - og flerkanalsfiltreringsprogrammer Du kan også generere kode fra både enkeltstrinnede og flerlags multirate-filtre. Fiks-punkts-flytende gjennomsnittlig filter FPGA-kodegenereringsstøtte. Bruk den DFD FXP Moving Average Code Generator VI for å generere LabVIEW FPGA-kode fra fastpunkts-glidende gjennomsnittlige MA-filtre LabVIEW FPGA-koden generert fra et fast punkt MA-filter hjelper deg med å utføre effektiv MA-filtrering på et inngangssignal ved å bruke få maskinvareressurser. Bruk verktøyene VIs å tegne overføringsfunksjon, nullpole-gevinst og differanse-likninger i bildekontroller. Filtre Lagre og last fra til tekstfilverktøy. Bruk DFD-lagre til tekstfil og DFD-lagre MRate til Tekstfil VI for å lagre filtre, inkludert multirate filtre, som tekstfiler Du kan oppnå filterstrukturer, filterordre og filterkoeffisienter fra tekstfiler Du kan da kopiere filterkoeffisientene fra tekstfiler og oss e koeffisientene i andre applikasjoner. Bruk DFD-lasten fra tekstfil VI for å laste et filter fra en tekstfil. Du kan ikke bruke denne VI til å laste et multiratefilter. Digital Filter Design Toolkit 8 2 inneholder mer enn 100 eksempler som viser hvordan du oppnå bestemte oppgaver ved hjelp av Digital Filter Design VI og funksjoner. Disse eksemplene inkluderer både igangsatte opplæringsprogrammer og grundige casestudier. Versjon 8 2 1. 438APUX0 Digital Filter Design Toolkit 8 2 1 løser et problem hvor Firminphase MathScript-funksjonen ikke klarer å beregner riktig minimumsfasespektralfaktoren for en lineær fase, finitivt impulsrespons FIR filter. Digital Filter Design Toolkit 7 5 har ikke begrensninger på antall trinn eller differensialforsinkelsen til et CIC-filter. Digital Filter Design Toolkit 8 2 begrenser antall stadier av et CIC-filter til område 1, 8 og begrenser differensialforsinkelsesverdien til 1 eller 2. Hvis du vil bruke et filter du har designet med Digitalfilt er Design Toolkit 7 5, kan Digital Filter Design Toolkit 8 2 rapportere filteret som et ugyldig filterobjekt. Hvis du opplever denne situasjonen, må du lagre filteret som en binær fil i Digital Filter Design Toolkit 7 5, og bruk deretter Digital Filter Design Toolkit 8 2 for å laste filteret fra binærfilen. Digital Filter Design Toolkit 7 5 definerte samplingsfrekvensen for et multiratefilter som maksimal samplingsfrekvens i multiratefilteret. Digital Filter Design Toolkit 8 2 definerer samplingsfrekvensen til en multirate filter som inntaksprøvefrekvens i multiratefilteret. Hvis du vil bruke et interpolasjonsfilter som du har designet med Digital Filter Design Toolkit 7 5, må du først endre samplingsfrekvensen til interpolasjonsfilteret fra den maksimale samplingsfrekvensen til inntaksprøvefrekvens Denne endringen påvirker ikke dekimasjons - og ikke-hastighets-endringsfiltre. I Digital Filter Design Toolkit 8 2, DFD FXP Modeling for CodeGe n Express VI er ikke på paletten Fixed Point Tools Bruk DFD FXP Quantize Coef VI for å kvantifisere koeffisientene til et filter og DFD FXP Modeling VI for å opprette en fastpunktsfiltermodell i stedet. I Digital Filter Design Toolkit 7 5 , størrelsesresponsen og faseresponsutgangene til DFD-plottet MRate Freq Response VI var klynger I Digital Filter Design Toolkit 8 2 er disse utgangene arrayer av clusters. Version 8 2 1. I tillegg til de kjente problemene i Digital Filter Design Toolkit 8 2 Digital Filter Design Toolkit 8 2 1 inneholder følgende nye kjente problem. Fordi standardfonter på Windows Vista er forskjellige fra standardfonter på tidligere versjoner av Windows, kan det hende du merker kosmetiske problemer, som for eksempel overlappende eller avkortede tekststrenger , i VIs og LabVIEW-dialogbokser For å rette opp dette problemet, endrer du temaet til operativsystemet til Windows Classic i dialogboksen Temainnstillinger, og start deretter LabVIEW Start Velg Kontrollpanel Utseende og Tilpasning og klikk på Endre tema for å vise dialogboksen Temainnstillinger. Filteranalysen VI kan ta lang tid å analysere et filter med høy rekkefølge. DFD Remez Design VI kan ta lang tid å designe et FIR-filter med høyt order. DFD Least Pth Norm Design VI kan ta lang tid å fullføre design som har iterative algoritmer. Digital Filter Design Toolkit 8 2 tillater ikke nullverdierte nuller i Pole-Zero Placement Express VI Hvis du angir en null - verdsatt null, tvinger Express VI den nullverdierte null til en nullverdiert null. Når du designer et fastpunktsfilter, må du konfigurere kvantisatorene. Hver quantizer inneholder en signert boolesk som angir om du skal behandle inngangsnummeret som et signert nummer Digital Filter Design Toolkit 8 2 støtter kun signerte numre. Egenskapene til et filter kan endres hvis numeriske feil oppstår under konverteringen mellom filterkoeffisientene i forskjellige filterstrukturer. Når du konverterer t han struktur av et filter, kan filteret med den nye strukturen være helt forskjellig fra det opprinnelige filteret. Hvis du opplever denne situasjonen, kan du prøve å bruke en annen struktur. Du må kanskje kompilere det digitale filterdesigneksemplet VI som viser hvordan du bruker generert LabVIEW FPGA-kode i LabVIEW-prosjekter. Gå til LabVIEW Hjelp, tilgjengelig ved å velge Hjelp Søk i LabVIEW Hjelp fra rullegardinmenyen i LabVIEW, for informasjon om bruk av Digital Filter Design Toolkit. Du kan få tilgang til eksemplene for Digital Filter Design Toolkit etter velg Hjelp Finn eksempler for å vise NI Eksempel Finder og deretter navigere til verktøylinjer og moduler Digital Filter Design-mappe Du kan også klikke koblingen Finn eksempler i Eksempler-delen av Komme i gang-vinduet for å vise NI Eksempel Finder Du kan endre et eksempel VI for å passe et program, eller du kan kopiere og lime inn fra et eller flere eksempler til et VI som du oppretter. Du kan også finne eksemplene for t han Digital Filter Design Toolkit i labview eksemplene Digital Filter Design Directory 2006 2007 National Instruments Corporation Alle rettigheter forbeholdes. Denne loven kan ikke kopieres eller overføres i noen form, elektronisk eller mekanisk, inkludert kopiering, opptak, lagring i et system for innhenting av informasjon, eller helt eller delvis oversette uten forhånds skriftlig samtykke fra National Instruments Corporation. National Instruments, NI og LabVIEW er varemerker for National Instruments Corporation. Se avsnittet om bruk av bruk for mer informasjon om Nasjonale Instruments varemerker. Andre produkt - og firmanavn som er nevnt her, er varemerker eller handelsnavn for deres respektive selskaper. For patenter som dekker National Instruments-produktene, se den riktige plasseringen Hjelppatenter i programvaren din, filen på CDen din eller. flytte gjennomsnittlig trinnsvar fpga. Jeg har et problem med filteret mitt, eksponentiell vektet flytte gjennomsnittlig filter IIR rekkefølge Fra boken Forstå digital signalbehandling Lyons Richard Jeg har følgende formel som beregner 3dB frekvensen fc fra alpha Alpha er parameteren for å styre filteret. Differensiell ligning for filter ynxn alfa 1 - alfa y n-1.Relasjon mellom fc og alfa alfa cos 2fc fs - 1 sqrt cos 2fc fs - 4 cos 2fc fs 3.Hvis jeg nå velger en 3dB-frekvens på 0,0794Hz tidskonstant TC 2s alpha 0,00169621 fs 94Hz. For et IIR-filter 1ste ordre, Stigningen av trinnresponsen fra 10 til 90 er ta 2,2 TC som resulterer i ta 4,4. Men hvis jeg simulerer trinnsvaret, er min stigningstid ca 3 ganger av denne verdien ved 14 år. Jeg kan ikke forklare hvorfor trinnresponsen på filteret mitt varierer så mye For mitt flytte gjennomsnittlig filter er den beregnede og simulerte stigeriden lik. Jeg har vi som utføres på FPGA vedlagt. Kanskje kan noen finne en feil. se også alfa-filter eller RC-filter. Er samplingsfrekvensen fs riktig Hvis sløyfetidspunktet ikke stemmer overens, ville det forklare det. Din datatyper ser bra ut til å få alfa innen 1 Men jeg vil foreslå en mindre endring i gjennomføringen Som det står , er det litt utsatt for avrunding, fordi 1-alfa blir gjentatte ganger multiplisert med y n-1 En litt mer pålitelig metode er å si ny n-1 alfa xn - y n-1 Forskjellen er subtil, men gir meg bedre resultater mange ganger Og det eliminerer en multiplikasjon. Forresten, tolk nummeret gjør det samme som konverteringen fra FXP til bool da tilbake. Det er litt mindre forvirrende, skjønt. Jeg er litt forvirret av den tidsbestemte sløyfen som aldri looper Betyr det timing på den måten jeg antok det ville ikke, så aldri brukt det jeg bruker Loop Timer i stedet. CLD Bruker siden rev 8 6.Message 2 of 13 1.075 Views. Re exponentia l beveger gjennomsnittlig trinnrespons fpga. 10-01-2015 02 05 - redigert 10-01-2015 02 17 AM. thanks for your answer.1, jeg beviser min prøvetakingsfrekvens med sløyfetimeren Min inngang er 425 532 ticks som er lik.94 Hz Dette kryssfrekvensen er bekreftet av flått EWMA. - Kanskje noen kan teste koden og fortelle meg.2, jeg fant tilnærmingen din i triksene og tipper delen av Lyons bok. Jeg vil prøve, men kan du forklare runden å drive litt Jeg er ganske ny i dette området. Er det en ny fordel å eliminere en multiplikator bortsett fra ressursene. Er frekvensresponsen, impulsresponsen og trinnresponsen samme.3. Hvis jeg bare bithift, er jeg snill en vant til denne metoden. Ikke sikker på om reinterprate-funksjonen bruker mindre ressurser. Men takk for at du noterte det.4. Den tidsbestemte sløyfen detererer hver 425 532 flått én gang. Med en frekvens på 94Hz beregnes en verdi av koden, da koden inne i den tidsbestemte sløyfen bare trenger en iterasjon. Eller Jeg misforstår spørsmålet ditt. Jeg er ikke sikker på hvilke ytterligere opplysninger du trenger, jeg prøver å sammenligne trinnresponsen av et bevegelige gjennomsnitt med et eksponentielt glidende gjennomsnitt EWMA Egentlig vil jeg bare bekrefte teorien Som nevnt ovenfor for å få en tidskonstant på 2s ved en samplingsfrekvens på 94Hz, må alfa være 0,00169 Stigningen Tidspunktet for trinnresponsen fra 10 til 90 av den endelige verdien avviker fra teorienes stigningstid skal være 4,4s med tidskonstant 2s, men jeg får nesten 14s hvis jeg kjører koden min på FPGA. Jeg bekreftet at med alpha 0,00169 , koden min tar 1297samples for å komme fra 0,1 til 0,9 endelige verdi er 1, start verdi 0. Som du kan se i koden, sjekker jeg looptiden med indikatoren ticks ewma for å bekrefte samplingsfrekvensen til SCTL. Kan noen andre bekrefte de 1297samplesene som trengs for alpha 0,00169 Fordi jeg tror at jeg trenger for mange prøver for å nå 0,9-verdien. Jeg har allerede implementert den foreslåtte EWMA-versjonen fra det første svaret. Det samme problemet her. Les mer 5. av 13 1.025 Views. Re exponentia l beveger gjennomsnittlig trinnrespons fpga. 10-01-2015 08 13:00 - redigert 10-01-2015 08 15 AM.1, jeg beviser min prøvetakingsfrekvens med sløyfetimeren Min inngang er 425 532 ticks som er lik 94,4 Hz Dette kryssfrekvensen er bekreftet av flått EWMA ... Kanskje noen kan teste koden og fortelle meg.2, jeg fant tilnærmingen din i triksene og tipper delen av Lyons bok. Jeg vil prøve, men kan du forklare runden kjører litt, jeg er ganske ny i dette området. Er det en ny fordel å eliminere en multiplikator bortsett fra ressursene. Er frekvensresponsen, impulsresponsen og trinnresponsen samme.3. Hvis jeg bare bithift, er jeg snill en vant til denne metoden. Ikke sikker på om reinterprate-funksjonen bruker mindre ressources Men takk for at du noterte det.4, Den tidsbestemte sløyfen detererer hver 425 532 ticks en gang. Så med en frekvens på 94Hz beregnes en verdi av koden som koden inne i den tidsbestemte sløyfen bare trenger en iterasjon. Eller misforstår jeg spørsmålet ditt. Jeg brukte et regneark til å simulere, og få nesten nøyaktig det samme svaret 12 99 sykluser for å gå fra 0 1 til 0 9 Regneark gjør et praktisk verktøy for å teste beregninger.1 Ok, jeg har aldri brukt Single-Cycle-Timed-Loop SCTL med T skrevet til stoppet. Det ville tvinge matematikkfunksjonene til å være single - cykel, men jeg er ikke sikker på om det er noen fordel jeg bare ville forsikre seg om at tiden var bekreftet, og det er.2 Den avrundede driften sannsynligvis vant t å dukke opp med mindre inntaket ditt er mindre enn 0 1 Jeg ser nå at du har 40 biter 39 desimal til tilbakemelding Det tar litt av FPGA å multiplisere, men vant t har avrundede problemer Andre deler hadde bare 18 biter 17 desimaljusterte, så alfa 0 00169 - 000007 ganger ville en inngang på 0 1 ha vært 0 000169 - 0 000007, eller 7 feil. Men det multipliserer også 40 bit, så du burde ikke se noen problemer. Typisk har output yn færre biter, og vil avrunde i det siste bit, men fordi det er i en sløyfe som multipliserer med 1-alfa hver gang, samles avrunden noen ganger hver sløyfe til den er stor enou gh for å påvirke add-s-resultatene Det er vanskelig å forklare, men min generelle tommelfingerregel er at jeg forventer en feil som er lik den minste delen divisjonert med alfa, ved hjelp av den opprinnelige metoden, eller om lag halvparten som ikke er en-multiplikasjonsmetoden. Svarene vil være nesten identiske, med unntak av en liten forskjell. Den største fordelen er å lagre FPGA-plass og kompilere tid. Og du kan redusere antall biter ganske mye for å spare enda mer.3 De er i utgangspunktet identiske Og begge metodene er gratis i FPGA Biter er ikke endret, så ingen logikk er nødvendig. De er bare relabeled.4 Jeg tror du svarte det bra. Generelt, på dette tidspunktet ville jeg justere alfa til resultatene mine stemmer overens med det jeg ønsket, og fortsett. Jeg hater ikke å forstå en feilaktig, men har vanligvis ikke tid til å dykke inn i den. Men for vitenskapens skyld, la s vurdere at formelen din kan være feil Jeg tror du kan bruke en formel for en kontinuerlig eksponensiell forfall e-tau, ikke for en diskret eksponentiell forfall 1-alfa i Det er enklere å se ved dette som en trinnfunksjon fra 1 til 0 I så fall er yn for n 0 yn 1-alpha n Vi finner n for yn 0 9, som n log 1-alfa 0 9 62 og n for yn 0 1, som 1361, for en forskjell på 1299. CLD Bruker siden rev 8 6.Tank deg for ditt detaljerte svar. Med hensyn til problemet med stigningstiden tror jeg jeg fant feilen Du kan ha det riktig at formelen ikke er riktig, eller hva er mer sannsynlig misforstått av meg og satt i feil sammenheng. Da jeg syklet hjem fra jobb, husket jeg en praktisk funksjon av laboratorieutjevningsfilter Her må du bare sette tau TC og fs og det beregner nominator og nevner for eksponentielt glidende gjennomsnitt og glidende gjennomsnitt Som nominatoren er alfa, kan jeg sammenligne resultatet med formelen jeg brukte, og det var ganske forskjellig. Labview bruker følgende formel alpha 1-exp -1 fs TC Med denne formelen er TC 2s lik alpha 0,0053. Og med denne alfa min simulering fungerer Risetime 4,4s. Quoting deg Generelt, på dette tidspunktet ville jeg justere alfa til min r esults matchet det jeg ønsket, og fortsett jeg ville gjerne gjøre det samme, men da dette er min masteroppgave, må jeg løse slike ting. Nå tilbake til avrundingsproblemene forstår jeg at små verdier er et større problem. Som dette filteret brukes i en lås inn, verdiene kommer til å være veldig små, men jeg har allerede testet det på måleenheten, og det fungerer, derfor skal jeg teste din versjon også, men hvis jeg ikke får problemer, antar jeg at jeg beholder det på 40bits Simulere følgende oppsett forårsaket en feil på 2 3 Bruke 57 bits redusert feilen til under 1 Jeg tror 40bits skal være nok. Og om ressources jeg har ingen bekymringer Selv om jeg bruker en myrio til slutt har jeg fortsatt mye DSP Skiver for multiplikasjon og 10 gratis FlipFlops. Så jeg antar at dette emnet er løst Takk for din store hjelp og interessante tanker. Kul jeg er glad det fungerer, nå. Jeg vokste opp i tiden uten DSP-skiver i FPGA, og mindre celle teller, så fortsatt en tendens til å tenke i disse termer jeg fremdeles foretrekker å spenne d 25 minutter programmering for å få kompileringstider ned, selv om jeg har hatt tilfeller der jeg kutter kompileringstid fra 90 minutter til 45 minutter ved å optimalisere ganske mye. Med en kraftig server for å kompilere, er det mindre viktig. En av disse optimaliseringene er å redusere bittall hvor jeg kan, spesielt for multiplikasjoner For eksempel er alfa 16 0, og for 0 0053 kan du også bruke 12 -4 negativ heltalltall Du kan også være i stand til å eliminere mange øvre biter fra dine inngang 5 minutter Å velge den minste bittellingen kan lett lagre 2-10 minutter for hver kompilering. Den andre optimaliseringen er å redusere multiplikasjoner, men med et DSP-stykke, er det ikke så viktig at jeg ikke kan finne god dokumentasjon om DSP-stykkene hvis du har noen, vennligst legg inn linker, men som jeg forstår det, hvis du multipliserer større antall bittall, trenger det flere stykker, og kanskje tid til å kombinere resultatene. Og en gang til, velger du en alfa med en enkel binær verdi, som 1 256 du plukket ca 1 189, og endre fs til du ge t utjevning du vil da bruk en konstant for alpha multipliser med en konstant 1 256 er ledig i FPGA det bare skifter bitene. For det saks skyld kan alfa konstant optimalisere multipliserer ganske mye avhengig av optimistens smarts, det kan endre det til et sett med adders i stedet Frontpanelinnganger er gode for å få ting til jobb, men konstanter optimaliserer mye bedre. CLD Bruker siden rev 8 6. Hvis du gjennomsnittlig 16 ganger så mange prøver fs 16x hva det var, bør du inkludere 4 flere biter i tilbakemelding Du har allerede pleanty, så det kan ikke være viktig med mindre du går mye raskere Ellers øker fs er sannsynligvis bra. Hvis inngangen har lavfrekvent støy, hjelper ikke over prøvetaking det med at alle høyfrekvente støy reduserer med over-sampling Hvis for eksempel lyden over 10Hz er -5dB som er 10 - 5 ganger amplitude av signalet du liker, og du prøver på 20S s, vil du sannsynligvis plukke opp -5dB i opprinnelig lesing Hvis din -3dB fc også er 10Hz, vil du ende opp med rundt -8dB støy igjen i signalet ditt Hvis du i stedet tar 200S s, gjennomsnittlig gruppe på 10, deretter passerer disse gjennomsnittene til filteret, vant du ikke hjelpestøy ved 10Hz, du måler 10Hz-støy uten samplingseffekter, men vil redusere støy over 100Hz med en faktor på nær men ikke egentlig 10.There er hele semester-lange klasser som diskuterer hvorfor, hvordan , osv. Den korte versjonen er denne Hver prøve er summen av signalet du vil ha og støy. Hvis du legger til 10 prøver, får du 10x signalet du vil ha, og summen av 10 støy. Støys natur bestemmer hva du får når du legg til 10 prøver av støy Gaussisk støy legger til en måte som om 83 av prøvene er under X, summen har 83 summer under 1 1X, eller noe lignende Linjær støy legger til en annen måte Og gjentatte mønstre legger til en annen måte Så uten å vite nøyaktig hva støy er, ingen kan svare deg med sikkerhet, bortsett fra at gjennomsnittlig flere prøver sannsynligvis hjelper, og nesten aldri gjør vondt. Det er også spørsmålet om aliasing Hvis du har en sinusinterferans på 60Hz, ved -3dB, og du prøver på 10 001S s antar alltid at klokkene ikke kommer til å passe presist, du vil få noe som 0 006Hz ved -3dB lagt til signalet ditt, og filteret ditt vant t fjerne det. Men bumping samplingsfrekvensen til 100 001S s vil sette forstyrrelsen på om lag 40Hz , så filteret bør eliminere it. Averagi ng 10 prøver om gangen er en type filterboks Hvis du ser på det i et frekvensdomene, kan du se at noen høyere frekvenser blir skiftet til lavere frekvenser på en merkelig måte, og ikke alle er redusert. Hvis du har en gjennomsnittlig 4000 s s , 100 om gangen vil du få et gjennomsnitt 40 ganger per sekund Med 60Hz interferens vil du få omtrent 1 3 så mye støy, skiftet til 20Hz, som vant t-filter så vel som 60Hz ville ha. Så ville det være bedre å bruke EWMA-filteret ved høyere samplingsfrekvens enn til gjennomsnittlige blokker av innganger, og filtrer deretter det og gjennomsnittlig er sannsynligvis bedre enn bare ved å bruke en langsommere samplingsfrekvens. Hvis du har en inngangskort med innebygde elektroniske filtre, er det enda bedre , og det er ikke nødvendig å prøve mer enn 2X filterets frekvens. CLD Bruker siden rev 8 6.
No comments:
Post a Comment